高级ASIC设计工程师 30-120W上海上班,sjaglf
职位描述:
负责缓存或ALU管道架构和微架构定义
数字设计与RTL编码
协调设计验证活动
协调前端和实际实施活动
协调系统验证活动
工作要求:
至少2-3年Verilog或systemverilogisa工作经验
精通Verilog、C、C 和脚本语言;有Perl和TCL经验者优先
熟悉相关EDA工具,如VCS/incisive、DC、spyglass等
有时钟和复位设计经验者优先
有低功耗设计(DVFS和功率门控)经验者优先
较强的分析/解决问题的能力,对细节的关注
必须能自我启动,能够独立完成任务
良好的人际关系和沟通能力
教育:
电气或计算机工程学士、硕士或博士学位
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